系统级封装（SiP）把多个芯片和无源器件封装在一起，形成一个完整系统。当SoC单片集成成本太高、周期太长，SiP提供了一条"封装级集成"的捷径。
SiP vs SoC：不是替代而是互补
SoC：所有功能集成到一颗die。优点——体积最小、性能最优。缺点——流片费用高、研发周期长、难以定制化。
SiP：多个功能芯片封装在一起。优点——开发周期短（6-12个月 vs SoC的18-24个月）、可以混合工艺（逻辑28nm+存储14nm+模拟40nm）、定制化灵活。缺点——体积比SoC大、互连性能不如单片。
SiP的典型应用
- - 手机射频前端：PA+滤波器+开关封装在一起（如Qorvo RFFE模块）
- 可穿戴设备：AP+DDR+eMMC+PMIC高度集成（如Apple Watch S系列）
- 物联网模组：MCU+射频+存储+传感器一站式封装
- 汽车雷达：77GHz雷达芯片+天线集成封装
SiP封装的关键工艺
1. 基板技术
SiP通常用高密度基板（Substrate）——层数6-12层，线宽/线距15/15μm-5/5μm，BGA pitch 0.4mm。基板成本占SiP总成本的30-40%。
2. 多芯片贴装
- 倒装贴装：用于主处理器（高I/O）
- 引线键合：用于存储芯片（成本低）
- 混合互连：同一封装内用多种互连方式
3. 无源器件集成
电阻、电容可以埋入基板（Embedded Passive），或用SMT贴装。埋入式节省表面空间但工艺复杂。
4. 电磁屏蔽
多芯片封装可能互相干扰。需要在芯片之间加电磁屏蔽墙（Metal Fence）或屏蔽层（Shielding Layer）。
中科芯火的SiP工艺验证
中科芯火中试线支持SiP封装的全流程验证：
- - 多芯片贴装（倒装+引线键合混合）
- 基板设计与工艺协同验证
- 可靠性测试（JEDEC Level 3、TC500）
- 信号完整性/电源完整性仿真验证
实际案例：某IoT客户开发蓝牙+MCU的SiP模块，初期测试射频性能不达标。中科芯火团队发现是基板设计中射频走线被数字信号干扰，优化基板布线后性能达标。
常见问题
Q：SiP和Chiplet什么区别？
A：SiP强调"系统功能集成"，可以用任意互连方式。Chiplet强调"die-to-die高速互连"，通常用先进封装（2.5D/3D）。Chiplet可以看作SiP的高端形态。
Q：SiP封装的难点在哪？
A：不是贴片——是基板设计和系统仿真。多芯片之间的信号完整性、热分布、电磁兼容需要大量仿真迭代。