2.5D/3D封装是先进封装的皇冠——通过硅中介层和TSV实现多die高密度互连，是Chiplet架构的物理基础。台积电CoWoS主导高端市场，国产方案正在加速追赶。
2.5D vs 3D的区别
2.5D封装：多个die并排放在硅中介层上，中介层提供高密度布线。die之间水平互连。代表：台积电CoWoS、三星I-Cube。
3D封装：die直接堆叠，通过TSV垂直互连。代表：台积电SoIC、三星X-Cube、Intel Foveros。
TSV（硅通孔）工艺详解
TSV是2.5D/3D封装的核心技术，制作流程：
- 1. 深硅刻蚀（DRIE）：Bosch工艺刻蚀深50-100μm、直径5-10μm的孔
- 侧壁绝缘：ALD沉积SiO₂，厚度100-200nm，防止铜扩散
- TSV填充：铜电镀填满通孔，需控制 Void-free 填充
- CMP平坦化：去除表面多余铜
- 晶圆减薄：背面减薄到50-100μm，露出TSV铜柱
- 凸点制备：在TSV铜柱上做microbump
关键技术指标：
- 深宽比：10:1-20:1
- TSV密度：10⁴-10⁶个/cm²
- 互连电阻：<1Ω/个
- 互连电容：<50fF/个
CoWoS的技术壁垒
台积电CoWoS在高端AI芯片封装中几乎垄断，核心壁垒在于：
- 1. 硅中介层制造：用65nm工艺在12寸晶圆上做中介层，布线密度0.4μm
- Reticle Size限制：中介层最大面积约858mm²，超过需拼接
- 热管理：多die堆叠热密度>100W/cm²，需要集成散热方案
- 良率控制：中介层一颗坏点导致整封装报废
国产2.5D/3D封装进展
长电科技、通富微电、华天科技已在布局2.5D封装能力。中科芯火的中试线提供2.5D封装的工艺验证服务——帮助设计公司和封装厂做新工艺开发和良率提升。
具体能力包括：
- TSV制备工艺验证（DRIE+绝缘+填充+CMP）
- microbump制备（pitch 40μm以下铜柱凸点）
- 多die贴装精度验证（<3μm对准精度）
- 可靠性测试（TC500、uHAST96、JEDEC Level 3）
常见问题
Q：2.5D封装比倒装贵多少？
A：大约3-5倍。主要成本在硅中介层（需要晶圆厂制造）和TSV工艺。
Q：Chiplet必须用2.5D封装吗？
A：不一定。低成本Chiplet可以用有机基板（UBS）替代硅中介层，互连密度低但成本低很多。高端AI芯片才必须用硅中介层。