物理签核是流片前最后一道质量关。任何DRC违例、LVS不匹配、STA违规都可能导致流片失败。以下是从实际项目中总结的十大高频错误。
1. 忽略工艺厂最新的DRC规则更新
工艺厂的DRC规则文件（Runset）会随工艺成熟度持续更新。设计师如果用3个月前的DRC规则签核，可能漏掉新增的检查项。每次签核前务必从工艺厂拉取最新Runset。
2. LVS中的电源网络命名不一致
原理图叫VDD_CORE，版图叫VDDCORE，LVS就会报错。这类问题低级但高频。建议在设计初期统一定义命名规范，所有模块严格遵循。
3. STA没考虑OCV（片上偏差）
同工艺同节点的芯片，不同位置晶体管性能有偏差。STA如果不加OCV降额，留的时序裕量不够，流片回来可能在极端温度/电压下失效。
4. 去耦电容（Decap）插入不够
后端插Decap是为了抑制IR Drop和动态电压降。Decap不够会导致电路在高速翻转时电压塌陷，功能出错。一般要求IR Drop不超过供电电压的5%。
5. ESD保护电路布局不合理
ESD保护二极管必须紧贴IO Pad放置，走线越短越好。有些设计师为了布线方便把ESD放在远离Pad的位置，导致ESD保护效果大打折扣。
6. 天线效应检查遗漏
工艺过程中金属线积累的电荷可能击穿晶体管栅氧。天线规则检查（ARC）必须覆盖所有金属层。尤其是先进节点，层数多、线密度高，天线效应更容易触发。
7. 双 patterning（双重图形化）的配色错误
14nm以下节点普遍用SADP/LELE双重图形化。如果版图配色（Coloring）不正确，制造时会出现图形桥接或断裂。签核时必须跑Litho Friendly Check。
8. 填充金属密度不够
每一层金属都有最小密度要求（通常30-50%）。设计密度不够会影响CMP平坦化效果。签核时要用Fill工具补足dummy metal。
9. 忘记做电磁兼容（EMC）分析
高速IO的电磁辐射可能干扰模拟电路。数字和模拟区域的guard ring、隔离带设计必须在后端签核中检查。
10. 签核报告没有做Cross-check
只看工具报告"PASS"就认为安全了，没有人工交叉检查。实际项目中，工具可能有bug或规则文件有漏洞，经验丰富的后端工程师做一遍目检是必要的。
签核与封装验证的关系
物理签核确认了芯片本身的制造规则合规性，但封装后还需要验证：
- - 封装布线是否引入新的信号完整性问题
- 基板和芯片的互连（bump mapping）是否正确
- 封装后热应力是否导致芯片内部变形
中科芯火在中试线上遇到过签核通过的芯片，封装后因基板应力导致内部金属层变形，功能失效。这种问题只能在封装验证阶段发现，所以签核≠最终安全。