芯片流片费用动辄千万美元级，任何功能bug到流片后才发现都是灾难。FPGA原型验证是Sign-off前最后一道功能验证关卡——把RTL代码映射到FPGA上跑真实应用场景，在硬件层面确认设计正确性。
为什么需要FPGA原型验证？
仿真验证（Simulation）能覆盖大部分功能场景，但有两个硬伤：速度太慢（Hz级 vs 实际GHz级），且很难跑真实软件栈。FPGA原型验证可以跑到10-100MHz，足够跑操作系统和应用程序，发现仿真阶段暴露不了的时序问题和软硬件交互bug。
典型流程：RTL → 综合到FPGA → 时序收敛 → 移植到多FPGA平台 → 跑真实应用 → 发现bug → 回退修改RTL。
多FPGA原型验证的关键挑战
一颗复杂SoC的RTL通常放不进单颗FPGA，需要拆分到多颗FPGA。这时最大的问题不是逻辑拆分，而是互连带宽——FPGA之间的高速接口需要支持Tbps级吞吐，否则就成为性能瓶颈。
目前主流方案用PCIe Gen5/Gen4或自定义高速SerDes做FPGA间互连，配合专用的原型验证主板（如HAPS、Protium）。国产方案中，京微齐力的H7系列也在追赶。
原型验证与封装验证的衔接
FPGA原型验证确认了设计功能正确性，但芯片流片回来后还要过封装验证这一关。尤其对于先进封装（倒装、2.5D），芯片功能和封装工艺是两套独立的验证体系：
- - FPGA验证：设计逻辑对不对
- 封装中试验证：封装工艺能不能把芯片做出来、良率高不高、可靠性过不过关
中科芯火的中试线服务的就是第二环。设计公司拿着流片回来的wafer来到中试线，走完切割→贴片→互连→封装→测试全流程，验证封装方案是否可行。
常见问题
Q：FPGA原型验证需要多长时间？
A：中等复杂度SoC约2-4周搭建平台，1-3个月持续验证。复杂AI芯片可能需要3-6个月。
Q：FPGA验证能完全替代流片验证吗？
A：不能。FPGA验证确认功能正确性，但无法验证实际工艺下的时序、功耗、良率。它是降低流片风险的必要手段，不是充分手段。