回答
Chiplet封装的最大技术挑战之一就是测试——多个die封装在一起，任何一个die失效导致整封装报废。KGD（Known Good Die）筛选是必须的，但成本确实高。
Chiplet测试的3层挑战
挑战1：Die级测试（KGD筛选）
每个die在封装前必须经过完整测试，确保是良品。但裸die测试比封装后测试难得多——没有封装保护、探针接触面积小、测试环境控制难。
挑战2：互连测试
die封装后，die-to-die互连（microbump/TSV/混合键合）需要测试。互连失效不是die本身的问题，而是封装工艺导致的。
挑战3：系统级测试
多die组合后的系统功能测试——各个die协同工作是否正常。这需要专门的测试向量和测试硬件。
KGD成本为什么高？
原因1：探针卡贵
先进封装die的bump pitch小（40-100μm），需要MEMS探针卡或垂直探针卡。单张探针卡价格5-20万美元。
原因2：测试时间长
KGD测试需要完整的DC+功能+AC测试，每die测试时间5-30秒。大批量下测试成本占比高。
原因3：良率损耗
探针接触bump时可能造成bump损伤，影响后续封装。损伤率约0.1-0.5%，在大批量下不可忽视。
降低KGD成本的5个策略
策略1：分级测试
不是所有die都需要100%全测。可以先做快速DC测试筛掉明显坏die（1秒/颗），再对通过DC测试的die做功能测试。
策略2：并行测试
用多site探针卡（4-8site）一次测多颗die，测试产能提升4-8倍。
策略3：优化测试向量
不需要100%功能覆盖。根据失效概率分析，保留高失效风险项的测试向量，删除低风险向量。目标覆盖率85-90%而非100%。
策略4：自测试电路（BIST）
在die设计中加入BIST（Built-In Self Test）电路，die内部自己跑测试，外部只需要触发和读取结果。大幅降低测试设备要求和时间。
策略5：统计抽样
对于良率稳定的产品，可以做统计抽样KGD——每批抽检10-20%，其余只做DC测试。风险是少量坏die混入封装，但通过最终系统级测试可以捕获。
互连测试方案
方案1：边界扫描
在die设计中加入边界扫描链（JTAG），通过扫描链测试die间互连。成本低，但需要设计阶段就规划好。
方案2：互连自测试
专门设计互连测试电路，发送已知pattern通过互连，在另一端验证。精度高，但增加die面积。
方案3：功能测试覆盖
通过系统功能测试间接验证互连。如果互连失效，功能测试会失败。不需要额外硬件，但定位精度低。
中科芯火的Chiplet测试方案
中科芯火中试线提供：
- - KGD测试工艺开发（探针卡选型、测试程序优化）
- 互连可靠性验证（微凸点剪切力、阻值监测）
- 系统级测试方案设计
- 测试成本分析和优化建议