Chiplet（小芯片）是后摩尔定律时代最重要的架构变革。把大芯片拆成小die，各自用最合适的工艺制造，再通过先进封装互连——这个思路正在重塑整个半导体产业。
Chiplet的核心驱动力
经济驱动：7nm以下流片成本超3000万美元，只有少数顶级公司能承担。Chiplet让中小公司也能用先进工艺的部分能力——核心模块用先进节点，IO/模拟用成熟节点。
技术驱动：单颗SoC面积接近reticle limit（光刻机最大曝光面积858mm²），继续做大已经不现实。Chiplet突破了这个限制——多die组合面积可以远超reticle limit。
供应链驱动：地缘政治导致先进工艺获取不确定性增加。Chiplet允许用多个成熟工艺die组合出接近先进工艺的性能，降低对单一先进工艺的依赖。
UCIe标准：Chiplet互连的统一接口
UCIe（Universal Chiplet Interconnect Express）是2022年Intel发起、由UCIe联盟管理的开放标准。它定义了die-to-die互连的物理层和协议层。
物理层：
- 支持先进封装（硅中介层，bump pitch 25-50μm）和普通封装（有机基板，bump pitch 100-130μm）两种
- 带宽密度：最高可达Tbps/mm²级
- 功耗效率：0.5-1.5 pJ/bit
协议层：
- 支持PCIe/CXL/Streaming协议
- 向上兼容现有软件栈
UCIe 1.0 vs 2.0：
- 1.0：定义基本互连接口
- 2.0：增加管理接口、安全特性、支持3D堆叠
国产Chiplet进展
设计侧：
- 华为鲲鹏系列在Chiplet架构上有布局
- 海光、飞腾在服务器CPU领域探索Chiplet
- 创业公司如芯耀辉、芯砺智能专注Chiplet互连IP
封装侧：
- 长电科技、通富微电有2.5D封装能力
- 中科芯火中试线提供Chiplet封装验证服务
标准侧：
- 中国Chiplet产业联盟发布了《小芯片接口总线技术要求》（CCITA），是UCIe的中国版
- 国产UCIe兼容IP正在开发中
Chiplet的挑战
1. 测试难题：多个die组合后，某个die失效导致整封装报废。需要KGD（Known Good Die）筛选，但先进节点KGD测试成本高。
2. 热管理：多die堆叠热密度暴增。3D堆叠的散热比2D困难数倍，需要集成微通道液冷等方案。
3. 标准碎片化：UCIe、CCITA、BoW等多种标准并存，互操作性受限。
4. IP保护：Chiplet模式要求die级IP标准化，但IP厂商不愿开放接口细节。
中科芯火在Chiplet生态中的定位
中科芯火定位为"Chiplet封装验证中试平台"：
- - 提供2.5D/3D封装工艺验证
- 多die贴装精度验证（<3μm）
- TSV和microbump工艺开发
- Chiplet互连可靠性测试
- 帮助设计公司和封装厂降低Chiplet量产风险
常见问题
Q：Chiplet会完全取代SoC吗？
A：不会。高性能计算领域Chiplet优势明显，但移动端SoC在功耗和体积上仍有优势。两者将长期共存。
Q：国内能做Chiplet吗？
A：设计能力有（华为等），封装能力在建设中（长电、通富等），最难的die-to-die互连IP仍是短板。